Theses and Dissertations Abstracts Full Information

Title   Component selection and pipelining using stochastic evolution
Author   Farook, Mohammad
Department   Computer Science
Degree   Master of Science
Date Submitted   June 1996
Date Accepted   24-07-1996
Collation   xii, 92 leaves : ill. ; 28 cm.
Shelflist Number   A 1.F3722
Full Text PDF   Available Here (PDF)
           
Committee Advisor     Committee Members
Maghrabi, Talal H.     Al-Ghamdi, Jarallah S.
Al-Tawil, Khalid M.
Sait, Sadiq M.
    


English Abstract
High-level synthesis is the process of translating a high-level program like specification of the behavior of a digital circuit into a structural design in terms of interconnected set of Register-Transfer level components. Component selection and pipelining is one of the important problems in HLS. We investigate the application of Stochastic Evolution (SE) for solving component selection and pipelining and compare it with Simulated Annealing (SA) for the same computation time. The inputs are a Data Flow Graph (DFG), a realistic component library with multiple implementations of operators and Latency and Pipe stage delay constraints. Component selection involves replacing components of the DFG by slower components to minimize the cost. The cost function is the sum of costs (in gates) of all the components of the DFG and the pipeline registers. Pipelining is done based on the constraints of latency and pipe stage delay specified. A new method of improving the resuls in SE, called post-processing is proposed. This called Modified Stochastic Evolution (MSE) technique. In post-processing, after obtaining a valid state the DFG is scanned to see if there is a possibility of replacing one or more components by slower components of the same type without violating the constraints. Experiments were carried out on different types of DFGs. The performance of SA is better than SE without post-processing, while SE performs better than SA in some cases when post-processing is introduced.
Arabic Abstract
التصميم عالي المستوى هو عملية ترجمة برنامج علي المستوى مثل تحديد وصف دائرة رقمية إلى تصميم هيكلي باستعمال مجموعة متعصلة من المكونات ذات مستوى المسجل الناقل . اختيار المكونات وخط التوصيل من المواضيع المهمة في تصميم عالي المستوى . نبحث استخدام التسلسل العشوائي لحل اختيار المكونات وخط التوصيل ومن ثم نقارنه مع محاكاة التلدية لنفس وقت التحسيب . والمدخلات هي رسم تدفعه المعلومات ومكتبة مكونات واقعية تحوي تنفيذات متعددة للعوامل شروط تأخير ، مرحة التوصيل وورقت الانتظار . اختيار المكونات تشمل تبديل بعض مكونات رسم تدفعه المعلومات بأخرى أبطأ لتقليل التكلفة . أن دالة التكلفة هي مجموع تكاليف جميع المكونات رسم تدفعه المعلومات ومسجلات خط التوصيل خطوط الاتصال تبنى اعتماداً على وقت الانتظار وتأخير مرحلة التوصيل . وفي هذا البحث مفتوح طريقة تسلسل العشوائي معدلة ، وذلك بإعادة النظر في إمكانية تبديل أحد المكونات أو أكثر بمكونات أبطأ من نفس النوع دون مخالفة الشروط . وقد تم تنفيذ تجارب على أنواع مختلفة من رسوم تدفعه المعلومات . إن أداء محاكاة التلدية أفضل من التسلسل العشوائي ، ولكن الستلسل العشوائي المعدل يؤدي أفضل من محاكاة التلدية في بعض الحالات عند ادخال مرحلة مابعد التنفيذ .

BackHome

Search by: [Author Family Name] [Author First Name] [Title] [Date Submitted] [Date Accepted] [Shelflist Number]
                [Committee Advisor Family Name] [Committee Advisor First Name] [Committee Member Family Name] [Committee Member First Name]   [English Abstract] [Arabic Abstract]
Browse by: [Author Family Name] [Author First Name] [Committee Advisor Family Name ] [Committee Advisor First Name]
[Committee Member Family Name] [Committee Member First Name] [Title] [Department] [Shelflist Number] [Degree]

Copyright © 2003, Library Information System (LIS), ITC.